0,7 Nanometer: IBM zeigt die ersten Chips mit CFET-Transistoren

IBMs Forschungsabteilung hat einen neuartigen Fertigungsprozess entworfen, den die Firma der 0,7-Nanometer-Generation alias 7 Ångström (7A) zuordnet. Die Versprechen sind enorm: Verglichen mit dem selbst entworfenen 2-nm-Prozess von 2021 soll sich die Transistordichte verdoppeln. Die Performance bei gleicher elektrischer Leistungsaufnahme steigt um bis zu 50 Prozent, alternativ sinkt der Energiebedarf bei gleicher Performance um bis zu 70 Prozent.

Damit ist nicht Schluss: Laut Mitteilung soll sich auch der in Prozessoren, Grafikchips und anderen Chiptypen integrierte SRAM-Cache um 40 Prozent verkleinern lassen. Das wäre ein enormer Sprung, nachdem sich die SRAM-Skalierung in den vergangenen Fertigungsgenerationen einer Wand genähert hatte.

Wie üblich haben Nanometer- beziehungsweise Ångström-Namen nichts mit den tatsächlichen Dimensionen zu tun. Ein einzelner Chip hat zahlreiche Metriken, anhand derer sich die Größen messen lassen. Die Mitten zweier Transistoren etwa sollen bei IBMs 7A 42 bis 45 nm voneinander entfernt sein (Contacted Poly Pitch, CPP).

Nanostacks: Gestapelte Transistorpaare

Verglichen mit der 2-nm-Generation entsprächen bis zu 42 nm CPP nur einem kleinen Fortschritt. Der Clou liegt beim Aufbau der Transistorpaare für die entgegengesetzten Stromfluss-Richtungen: In jedem Chip sitzt ein Paar aus PMOS- und NMOS-Transistor, die sich bisher immer nebeneinander befanden. IBM stapelt sie jedoch übereinander, um den Platz in der Breite effektiv zu verdoppeln.

Die Firma nimmt damit den Wechsel auf komplementäre Feldeffekttransistoren (CFETs) vorweg. Die weltweit führenden Chipauftragsfertiger TSMC, Samsung und Intel betrachten CFETs für die frühen 2030er-Jahre als wahrscheinlichste Nachfolger der aktuellen Gate-All-Around-Transistoren (GAA-FETs).

Derzeitige CFET-Konzepte stellen prinzipiell zwei übereinander angeordnete GAA-FETs dar, so auch bei IBM. Die Firma wechselt den Markennamen daher von Nanosheets auf Nanostacks.

Wafer-Bonding

IBM setzt dafür zwei separat belichtete und stark ausgedünnte Silizium-Wafer übereinander (Bonding). Nach jahrelanger Forschung soll sich dieser Ansatz gegenüber monolithischen Wafern als vorteilhaft herausgestellt haben.

Der Hersteller kann so die Atomanordnung einzeln für die NMOS- und PMOS-Richtungen optimieren. Dafür steigt die Fertigungskomplexität, was wiederum die Kosten hochtreibt. IBMs Ansatz könnte daher primär für High-End-Chips wie KI-Beschleuniger interessant sein.

Eine Analyse von More Than Moore liefert Details zu IBMs „Secret Sauce“ beim Wafer-Bonding. Nur äußerlich ähnelt die Vorgehensweise AMDs und TSMCs 3D-V-Cache, bei dem zusätzliche Cache-Dies über den Compute-Dies mit den Rechenkernen liegen, etwa beim Ryzen 9 9950X3D2 Dual Edition.

Unter der Haube ätzt IBM jedoch keine Durchkontaktierungen (Through-Silicon Vias, TSVs) in die Chips, um Verbindungen für den Daten- und Stromfluss herzustellen. Stattdessen sind die Transistorpaare über ein Dielektrikum direkt miteinander verbunden. More Than Moore schätzt, dass IBM je nach Chipspezifikation auf 382 Millionen bis 548 Millionen Transistoren pro Quadratmillimeter Fläche kommt. Zum Vergleich: TSMCs N2-Prozess schafft etwa 236 Millionen.

Ab 2031 serienreif

IBM produziert seit der Übergabe der eigenen Halbleiterwerke an Globalfoundries zwar keine Chips mehr selbst in Serie, ist bei der Forschung aber weiterhin ein wichtiger Spieler. Der junge japanische Chipauftragsfertiger Rapidus lizenziert etwa IBM-Technik. So überrascht es auch nicht, dass Tokyo Electron (TEL) an der 7A-Entwicklung beteiligt war. Ebenfalls dabei: Lam Research und Screen Semiconductor Solutions. Alle drei Partner entwerfen Maschinen und Verfahren zur Wafer-Verarbeitung.

Laut eigenen Angaben könnte sich der Nanostack-Ansatz in fünf Jahren für die Serienfertigung bewähren. Damit läge IBM im industrieweiten Zeitplan. TSMC, Intel und Samsung bringen bis dahin Übergangsschritte zur Marktreife.

(mma)