Proof Of Concept: Testchips belegen Machbarkeit von 3D X-DRAM

Auf dem Papier klang das Konzept des sogenannten 3D X-DRAM von NEO Semiconductor schon immer gut. Jetzt wurde bewiesen, dass sich das neue Speicherchipdesign auch herstellen lässt und die erforderte Leistung erbringt. Unterstützt wird die Entwicklung vom Acer-Gründer Stan Shih.

Als „World’s First 3D NAND-Like DRAM“ versprach NEO Semiconductor bereits im Jahr 2023 eine Lösung zur weiteren Skalierung von DRAM. Wie beim 3D-NAND-Flash sind die Speicherzellen in mehreren Ebenen übereinander gestapelt. Damals war dies noch reine Theorie, doch jetzt hat NEO Semiconductor den Machbarkeitsbeleg, den sogenannten Proof-Of-Concept (POC), in der Hand.

In Kooperation mit Wissenschaftlern der National Yang Ming Chiao Tung University (NYCU) in Taiwan wurden erste Chips auf Basis der neuen Architektur hergestellt und erfolgreich auf ihre Funktion geprüft. Produktion und Tests erfolgten an den National Institutes of Applied Research (NIAR) in Taiwan. Durch umfangreiche Prüfungen sei „die Robustheit und Stabilität der vorgeschlagenen Speicherarchitektur bestätigt“ worden, heißt es in einer öffentlichen Mitteilung.

Das sei nun gleichzeitig der Beleg dafür, dass sich 3D X-DRAM mit den etablierten Anlagen, Materialien und kosteneffizienten Prozessen aus der 3D-NAND-Fertigung herstellen lässt. Die angestrebten Ziele zur Leistung der Chips seien ebenso erreicht worden. Die wesentlichen Ergebnisse werden wie folgt aufgelistet:

• Read/write latency: <10 ns
• Data retention: >1 second at 85°C (15× better than the 64 ms JEDEC standard)
• Bit-line disturbance: >1 second at 85°C
• Word-line disturbance: >1 second at 85°C
• Endurance: >10¹⁴ cycles

Damit soll das Design den Weg für 3D DRAM mit hoher Speicherdichte ebnen. Vor knapp einem Jahr hatte NEO Semiconductor von einem Potenzial für 512 Gbit (64 GByte) Speicherkapazität pro Chip gesprochen, was das 16-Fache des 2D DRAMs bedeutet, der bisher maximal erst 32 Bit (4 GByte) erreicht. Allerdings dürfte der 3D DRAM zu Beginn einer möglichen Serienfertigung noch lange nicht sein Maximum erreichen. Wie hoch die Speicherkapazität der ersten Testchips ausfällt, wurde nicht kommuniziert.

Namhafte Unterstützung aus Taiwan

Um ein solches Unterfangen umzusetzen, braucht es Partner bei Technik wie auch Finanzen, denn allein die ersten Versuche im Labor sind kostspielig. NEO Semiconductor verkündet nun parallel, dass es ein strategisches Investment gegeben hat. Die Gruppe der Investoren werde dabei von Stan Shih angeführt, das ist kein geringerer als der Gründer und ehemalige CEO von Acer. Der gelernte Ingenieur der Elektrotechnik ist inzwischen zwar 81 Jahre alt, sitzt aber immer noch im Aufsichtsrat von Acer und TSMC.

Mehr Details Anfang August zum FMS

Im Rahmen der Fachmesse FMS: Future of Memory and Storage, die vom 4. bis zum 6. August in Kalifornien stattfindet, will Andy Hsu, der CEO von NEO Semiconductor, „detaillierte Einblicke in die kürzlich demonstrierten Ergebnisse des Proof-of-Concept“ geben.

Derweil arbeite das Unternehmen „mit führenden globalen Speicher- und Halbleiterunternehmen an potenziellen Kooperationsmöglichkeiten“. Die Architektur eigne sich „hervorragend für ein skalierbares Lizenz- und Partnerschaftsmodell“, „um KI-Speicherlösungen der nächsten Generation auf den Markt zu bringen“, wird argumentiert.