AMD hat endlich viele technische Details zu den ersten Zen-6-CPUs verraten und auch eine Angabe zum IPC-Zuwachs gemacht: +27 Prozent. Zusammen mit in Zukunft bis zu 256 Kernen und höherem Takt wird Epyc 9006 „Venice“ ein großes Leistungs-Upgrade – lässt das auch für Ryzen mit Zen 6 hoffen?

Erstmals mehr Infos zu Zen 6

Modelle und deren Preise waren zu AMD Epyc 9006 „Venice“ mit Zen 6 bereits seit diesem Sommer bekannt, aber auf einem Event vor einer Woche in den USA hat AMD endlich mehr über die Technik dahinter gesprochen und erstmals eine bis dato so sehr vermisste Kennzahl genannt: den IPC-Zuwachs. Die Angabe hinterließ vor Ort allerdings direkt ein Fragezeichen, denn so, wie AMD sie nun angibt, wurde sie bisher eben noch nicht angewandt.

Mike Clark, Urvater der Zen-Designs und nun auch bereits in sechster Generation dabei, erklärte, dass man für den genannten Zuwachs der Instructions per Clock (IPC) 16 aktive Kerne von Zen 6c in einem CCD (der eigentlich 32 Kerne hat) mit 16 Kernen in zwei CCDs (je acht Kerne) von Zen 5 verglichen habe. Zen 6c mit Zen 5 zu vergleichen, dann auch noch mit einer unterschiedlichen Anzahl an Chips, das klingt erst einmal komisch. Aber im Server-Umfeld wollte AMD offenkundig nicht auf einen Kern herunter.

Doch das Problem an den CCD-Aufbauten und dem geteilten Cache ist, dass der perfekte Vergleich der beiden Generationen im Multi-Core-Kontext schwer möglich ist. Zen 5 nutzt immerhin bereits 4 MB L3-Cache pro Kern, Zen 5c wiederum jedoch nur 2 MB. Zen 6 wiederum hat nun ein 12-Kern-CCD, dies mit dem 8-Kern-Vorgänger zu vergleichen, wäre wohl ähnlich krumm. Es ist also durchaus kompliziert.

27 Prozent IPC-Wachstum von Zen 5 auf Zen 6c

Dennoch muss man festhalten: Unternehmen weichen in der Regel nur von der klassischen IPC-Betrachtung ab, wenn es für sie von Vorteil ist, sprich eine größere Zahl dabei herauskommt. Die genannte Zahl beeindruckt dann auch: rund 20 Prozent in normalen Anwendungen und rund 31 Prozent bei AI-Fokus machen im Schnitt laut AMD rund 27 Prozent IPC-Wachstum von Zen 5 zu Zen 6c.

27 Prozent bei gleichem Takt als Durchschnittswert ist extrem viel und erklärt im späteren Verlauf deshalb auch gut einige der Leistungsgewinne nicht nur gegenüber dem Vorgänger, sondern auch im Vergleich zur Konkurrenz von Intel, Nvidia und Arm. Für kommende Desktop-CPUs und auch Notebook-Produkte dürfte der IPC-Gewinn ähnlich ausfallen.

Vor Ort nannte AMD wiederholt auch leicht andere Zahlen, doch es dürfte letztlich darauf ankommen, was denn exakt womit verglichen wird. Zen 6c wird es schließlich im Desktop so nicht geben, die IPC vom klassischen Kern aber auch nicht sonderlich stark abweichen.

Doch woher kommt die Leistung nun? Dazu gab es in Las Vegas einige zusätzliche Informationen, die im Folgenden kurz zusammengefasst sind.

Zen 6 im Detail

Wie üblich ist ein Prozessor die Summe seiner Teile und ein stetiger Kompromiss aus IPC, Takt, Leistungsaufnahme und Flächenbedarf. Die vier Teile kämpfen stets gegeneinander und müssen aufgewogen werden, weshalb AMD erneut zweigleisig fährt: Mit klassischen Kernen (Zen 6) und den kleineren c-Cores (Zen 6c). Letztere wiederum werden aber so stark verbessert, dass sie bei AMD im Rampenlicht stehen.

Dabei hat sich AMD beim finalen Design so lange Zeit gelassen, wie man konnte. Denn, wie Mike Clark erklärt, wusste natürlich auch AMD nicht, dass das Zeitalter von Agentic AI kommt und die CPU plötzlich wieder auch im Server stark im Rampenlicht steht. Einige letzte Weichen in dieser Richtung hat man daher erst so spät wie möglich gestellt, in der Hoffnung, dass die CPU weiterleben wird und entsprechend wichtig bleibt.

Der grundlegende Architekturansatz geht deshalb auf Durchsatz und geringe Latenz, ohne die Effizienz über den Haufen zu schmeißen. Gleichzeitig sollte es ein ausgewogenes Design sein, welches sich einem veränderten Markt schnell anpassen kann. Besonders viel hat AMD deshalb in die Weiterentwicklung der sogenannten Dual Pipes gesteckt – mehr dazu gleich. Deutlich wird dabei, wie viel Vorarbeit das Unternehmen mit Zen 5 und den vielen Änderungen seinerzeit geleistet hat, worauf AMD mit Zen 6 nun aufbauen konnte.

AMD bleibt dabei durchaus pragmatisch: Epyc setzt primär auf die Dinge, die es schon im Markt gibt. Da gilt am Ende nämlich für das Gesamtprodukt als Chip, der 203 Milliarden Transistoren schwer ist, wenn er als 256-Kerner im Vollausbau antritt. Und so setzt man auf bekannte Chiplets als CCD (Kerne) und IOD. Die nun direkte Verbindung zwischen CCD und IOD über EFB alias Elevated Fanout Bridge ist neu, wurde aber auch bereits zuvor erprobt und in mehreren anderen Produkten verwendet.

Alles wird noch breiter und größer

Der einzelne Kern im sogenannten Core Complex Die (CCD) ist die Basis. Und so, wie sich der CCD nun ändert, hat dies auch Auswirkungen auf die einzelnen Kerne. Denn in einem größeren CCD werden gewisse Ressourcen wie der L3-Cache geteilt, aber es muss auch bedacht sein, dass Zen 6 nur elf Nachbarn hat, während es bei Zen 6c 32 sind (32 aktive Kerne plus einem redundant core). Deshalb hat Zen 6c schon bei der zugrundeliegenden Architektur einige Puffer und auch scheduler in deutlich größerer Ausführung verbaut. One size fits all gilt hier nämlich nicht, denn sonst würde man einen Flaschenhals generieren.

Flaschenhals ist dabei durchaus ein Stichwort. Denn wenn das Design vorsieht, schon im Bereich der grundlegenden Elemente noch breiter aufgestellt zu sein, dann müssen es sie daran anschließenden Teile ebenfalls. Denn sonst kommt der eventuell hier erzielte Leistungsgewinn am Ende nicht mehr an, weil er an einer anderen Stelle aufgehalten wird. Und das gilt insbesondere bei Zen 6c im CCD.

Zur hohen Trefferwahrscheinlichkeit einer modernen Sprungvorhersage gehört heutzutage ein Op-Cache. Diesen baut AMD auf 6,75K Einträge aus, zudem kann der gegenüber Zen 5 nicht mehr nur 12 Instruktionen, sondern 18 Ops per Cycle liefern. Hier zeigt sich aber, dass AMD den Ansatz von Zen 5 explizit weiterverfolgt: Zen 5 führte den Dual-Decoder-Path oder auch Dual Pipe genannten Ansatz ein.

Die Ausführungseinheiten ziehen mit

Die Ausführungseinheiten hat AMD vor allem auf Integer-Seite umgestaltet. Eigene ALU-Scheduler bieten letztlich mehr Kapazität, wobei die ALUs auch die der AGU als geteilte Ressource nutzen können. Die Anzahl steigt in dem Bereich so von 56 + 88 Scheduler für AGU und ALU auf 96 shared für AGU und ALU plus 48 exklusiv für die ALU. Die Register Files und Reorder Buffer wachsen parallel dazu auf 352 und 640 Einträge mit, Zen 5 brachte es auf lediglich 240 und 448 Einträge.

Auf der Vektor-Seite gibt es hier die ersten markanten Unterschiede auch zwischen Zen 6 und Zen 6c. Die drei FP-Scheduler haben für Zen 6c jeweils 60 Einträge, bei Zen 6 sind es jeweils 46 Einträge. Zen 5c brachte es 38 Einträge. Weiterhin unterstützt AMD AVX-512, dazu das neue Bit Matrix Multiply (BMM) und auch volle FP16-Unterstützung gibt es. Optimierungen gab es auch für VNNI-INT8 und zusätzlich die Option, anstatt nur zwei Mal AVX in beliebiger Größe bis 512 Bit bei Bedarf auch mit viermal 256 Bit abzuarbeiten. Auch hier wurde die Grundlage bereits bei Zen 5 gelegt, nun aber erst vollends umgesetzt.

Bekannter Cache-Aufbau – mehr für Zen 6c

Beim Cache vertraut AMD auf Altbekanntes. Nicht nur ist dieser im Kern extrem auf geringe Latenz getrimmt, sondern auch im gesamten Core Complex. Die Cache-Größen sind unverändert, Zen 6c bekommt allerdings nun entgegen früherer c-CPUs die gleiche Menge von 4 MByte pro Kern an L3-Cache wie die klassischen Kerne. Bei 32 aktiven Kernen im CCD wächst dieser folglich auf 128 MByte L3-Cache an.

Hier unterschiedet sich dann Zen 6c auch noch einmal deutlich von Zen 6 mit zwölf Kernen und 48 MB L3: Zen 6c unterstützt bis zu 1.280 Misses vom L3-Cache zum Speicher, Zen 6 wiederum nur 480. Angelehnt an die jeweilige Größe skaliert das also linear mit.

Hoher Takt kostet, SMT lebt

Unterm Strich wurde das Paket also deutlich überarbeitet und bietet am Ende nicht nur mehr Kerne, Cache und Takt, auch wurde dabei der Energiebedarf stets im Blick gehalten. Auch deshalb rückt AMD gern Zen 6c in den Fokus, diese sind besonders effizient unterwegs, während ein HF-Design immer noch etwas andere Anforderungen bis auf die kleinste Ebene hat. Heißt auch, ein hoher Takt muss teuer erkauft werden.

Und sonst? Der übliche kleine Seitenhieb in Richtung Intel durfte natürlich nicht fehlen, denn auch Zen 6 und Zen 6c bietet weiterhin vollwertiges SMT, macht auf jedem Kern so zwei nutzbare Threads. AMD betont dabei erneut, dass diese Technologie weiterhin „great features“ biete.
An der Stelle deshalb noch einmal erwähnt, dass Intel zu SMT zurückkehren wird, ab der Generation Intel Coral Rapids un dem Jahr 2028 wird das soweit sein.

Erst als SoC ein Komplettpaket

Die Prozessorkerne allein machen heutzutage aber keinen Prozessor aus. Denn dazu zählen viele weitere Bausteine, die AMD erneut in einen IO-Die (IOD) auslagert, genauer gesagt zwei. Bei diesen und dem Gesamtpaket gilt das gleiche Ziel: Eine möglichst hohe Leistung zu gutem Preis in einem gewissen Rahmen der Leistungsaufnahme zu erzielen. Dabei ging es jedoch schnell ans Eingemachte, denn wie üblich ist ein großer Energiefresser dann anzutreffen, wenn Daten viel bewegt werden müssen.

Verschiedene IODs für verschiedene Sockel

Auch hier helfen zwei IODs mit Speichercontroller und PCIe-Lanes, die Kerne haben so ähnlich lange Wege, um mit anderen Kernen zu sprechen – das sah beim Vorgänger mitunter noch anders aus.

Hier zeigt AMD dann, wie komplex so ein Produkt doch ist. Nicht nur ist der CCD32 für Zen 6c eigentlich ein „CCD33“ mit redundantem Kern der selbst bei perfekter Ausbeute aus TSMC N2-Fertigung dann deaktiviert ist – die Ausbeute geht vor allem zu Beginn einfach vor und wird so sichergestellt. Auch die Anpassungen an der Kommunikation der ganzen Chips untereinander wurde überarbeitet: EFB sorgt nun stromsparend als Die-to-Die-Verbindung (D2D) dafür.

Die Prozessoren können dabei wie immer als Dual-Sockel-Lösung oder einzelner Prozessor arbeiten. Dann stehen sogar zusätzliche PCIe-6.0-Lanes zur Verfügung, die nicht für die Kommunikation untereinander benötigt werden.

Venice im kleineren Sockel SP8 kann teilweise mehr

Apropos PCI-Lanes: Venice im Sockel SP8 bietet davon sogar noch mehr. Der IOD wurde hier aufgrund nur halb so vielen Speicherkanälen (8 statt 16 über zwei IODs) entsprechend angepasst, jedoch hat AMD dabei Platz gefunden, um noch zusätzliche PCIe-Lanes unterzubringen. Venice SP8 bietet so also mehr PCIe-Lanes und kann zudem auch zwei DIMMs pro Speicherkanal ansprechen, für das 16-Kanal-Speicherinterface bei Venice im Sockel SP7 gibt AMD offiziell nur 1DPC frei. Takt und Frequenz sind davon nicht beeinflusst.

Am Ende erschafft AMD so Prozessoren, die eine ganz breite Palette an Produkten hervorbringen können. AMD erklärt dazu, dass es CPUs werden, die auf der einen Seite kaum zwei Watt pro Kern verbrauchen, dann auch als HPC-Lösung mit bis zu zehn Watt pro Kern arbeiten – 600 watt spezifiziert AMD als Maximum für den Sockel SP7, 400 Watt für den Sockel SP8.

Und dann wären da ja auch noch die Prozessorvarianten Venice-X (Details) und Verano (Details) auf Basis von Zen 6 und dieser Plattform. Da diese Produkte so speziell und gleichzeitig interessant sind, haben wir sie in eine separate Meldung ausgelagert:

• Venice-X mit Zen 6 + 3D V-Cache: AMD schiebt „X3D“ auch bei Epyc für mehr Takt drunter
• AMD Verano: 192 N2P-Kerne mit 500 Watt und zwei Dummy-Chips im Sockel SB1

Und die Plattform!? CXL könnte profitieren, MEXT debütieren

CXL fristen in vielen Bereichen im Server bisher ein ziemliches Nischendasein, ist nur bei einigen Partnern wie Meta präsent. Die neue Generation aber vor allem die Speicherknappheit könnte aber nun helfen, dass CXL mehr Beachtung findet. Denn NAND statt DRAM zu kaufen ist pro GB immer noch deutlich günstiger.

Wie auch AMD im Rahmen des Events erklärt, können die DRAM-Kosten je nach Konfiguration des Systems nicht nur bei 70 oder 80 sondern bei bis zu 90 Prozent der Gesamtkosten liegen. Um diesem Thema auch an anderer Stelle zu begegnen hat AMD erst in diesem Jahr MEXT gekauft. Der Ansatz dabei ist eine Software, die die Auslastung erhöht. Denn heutzutage sind im Durchschnitt 50 Prozent des Speichers overprovisioned, 25 Prozent stranded und 80 Prozent letztlich nicht ausgelastet.

Mit MEXT wiederum will AMD mehrere Fliegen mit einer Klappe schlagen. Entweder kann der Speicherbedarf des Gesamtsystems ohne größeren Leistungsverlust deutlich reduziert werden, alternativ die Leistung ohne den Kauf neuer, größerer Module, erhöht werden.

Die ersten Ergebnisse auf AMD-Servern sehen vielversprechend aus. Natürlich kommt es hier und da drauf an, aber als Kosten-Nutzen-Rechnung geht es am ende in der Regel auf. Das Feature wird optional für die neuen Epyc erhältlich sein – und vorerst nur für Epyc.

Herstellerbenchmarks sehen massiven Vorsprung

Das AMD Epyc 9006 am Ende gemäß eigenen Benchmarks ganz weit vorne liegt, ist klar. Dies dürfte jedoch zu großen Teilen in den kommenden Wochen und Monaten Bestätigung finden, denn die Ergebnisse sind in der Regel echt, nur aber eben extrem selektiert.

Fazit und Einschätzung

AMD macht mit Epyc 9006 Venice (und Verano) mit Zen 6 da weiter, wo Epyc 9005 Turin mit Zen 5 aufgehört hat. Die Erfolgsstory der Server-CPUs geht damit in die sechste Generation – und nun beginnt die richtige Ernte. Denn nicht nur wird der Marktanteil erstmals über die 50-Prozent-Marke klettern, auch in der Kasse wird es gewaltig klingeln. Denn die neuen CPUs kommen genau zur richtigen Zeit, in der stets doch wieder mehr Prozessorleistung gefragt ist. Und dann nimmt man die 20-fache Mehrleistung der ersten Epyc-Generation doch gern mit.

Als Gegenspieler ist Intel Granite Rapids da ziemlich chancenlos, immerhin kommt im Jahr 2027 aber noch Intel Diamond Rapids mit ebenfalls bis zu 256 Kernen (ohne SMT). Dann dürfte der Vorsprung nicht mehr so groß ausfallen, vermutlich wird AMD im Mittel aber vorn bleiben – es kommt wie üblich aber extrem auf die Testauswahl an. Das gilt natürlich auch für den Vergleich gegenüber Nvidia Vera, der andere Stärken und Schwächen hat.

Der direkte Gegenspieler gegen Vera wird dann vermutlich eher Verano im kommenden Jahr, dann kombiniert mit Instinct-Beschleunigern. Denn das bereits erwähnte One size fits all gibt es eben nicht mehr. Venice wird es nicht nur als Host-CPU für GPUs geben, sondern auch ganz klassisch in reinen CPU-Racks und vielen anderen denkbaren Szenarien. Und mit Venice-X und Verano wird das Paket im kommenden Jahr noch erweitert und abgerundet.

Am Ende betont AMD deshalb auch: Die Roadmap steht. Die Kadenz wird beibehalten. Damit überzeugte Nvidia in den letzten Jahren den Markt, aber AMD ist hier kein Deut schlechter. Genau vorhersehbar und ohne große Probleme wurden die Epyc-Prozessoren der letzten Jahre gestartet, das soll sich mit Zen 7 und Zen 8 fortsetzen. Zeit zum Ausruhen gibt es dabei aber auch nicht, denn die genannten Firmen schlafen bekanntlich nicht. Bis dahin wird Epyc Venice jedoch eine sehr gute Vorstellung abliefern.

Und was bedeutet das für Ryzen mit Zen 6? Erwähnt hat AMD die neue Consumer-Architektur in Las Vegas mit keinem Wort. Dass der Ryzen-CCD auf 12 Kerne wachsen und den IOD über die Elevated Fanout Bridge (EFB) anbinden wird, davon darf aber ausgegangen werden. Und natürlich wird auch die IPC steigen. Doch im Kern interessiert Nutzer wohl aktuell vor allem die Frage „Wann?“. Auch dazu gab es auf dem Zen-6-Event keine Information.

Wir wurden von AMD zum NDA-Event „AMD In Depth 2026“ nach Las Vegas eingeladen und haben Material vor Ort vorab unter NDA erhalten. Einzige Vorgabe war der frühestmögliche Veröffentlichungstermin. Das Unternehmen übernahm die Kosten für die Flüge, die Hotel-Übernachtungen und die Verpflegung. Eine Einflussnahme des Herstellers auf die Berichterstattung fand nicht statt, eine Verpflichtung zur Veröffentlichung bestand nicht.

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