Chip-Lithografie: Huawei will Moore’s Law ablösen

Huawei bringt eine alternative Bewertungsmethode zur Skalierung von Siliziumchips ins Spiel: Anders als bisher die ständig feiner werdende Fertigungsdichte könne man die Signallaufzeiten innerhalb der Chips als Maßstab nehmen, schlug die Chefin von Huaweis Halbleitersparte HiSilicon, He Tingbo, am Wochenende auf dem International Symposium on Circuits and Systems (ISCAS) in Shanghai vor.

Das von Huawei vorgeschlagene „Tau Scaling Law“ könne das jahrzehntealte „Moore’s Law“ ablösen. Letzteres besagt, dass sich die Chipkomplexität etwa alle zwei Jahre verdoppelt, primär durch immer feinere Fertigungsprozesse mit mehr Transistoren pro Quadratmillimeter Chipfläche. Beim Tau Scaling Law sollen verkürzte Signallaufzeiten das primäre Merkmal sein, anhand dessen die Leistung von Prozessoren, KI-Beschleunigern und anderen Chips zu gemessen wird.

Darauf aufbauend kündigte He das Herstellungsprinzip „LogicFolding“ an: gestapelte Logikchips. Gestapelt können Signale horizontal und vertikal fließen, was die Wege verkürzt. Reduzierte Widerstände in den einzelnen Ebenen sollen weiter helfen. Datenbewegungen kosten viel Energie; durch diesen Ansatz sinkt daher die elektrische Leistungsaufnahme. Zudem begünstigt er die Taktfrequenzen.

Die Versprechen sind groß: Bis 2031 will Huawei mit seinen Partnern zu den weltweit fortgeschrittensten Chipauftragsfertigern aufschließen. Konkret nennt Tingbo eine Transistordichte äquivalent zu 1,4-Nanometer-Prozessen wie Intels 14A und TSMCs A14, die ab 2028 serienreif sein sollen.

Chinas Fertigungstechnik hinkt hinterher

Huawei gibt mit diesem Fokus allerdings auch zu, die Konkurrenz in der klassischen Chip-Lithografie absehbar nicht einholen zu können. Das überrascht nicht, denn der niederländische Weltmarktführer für Systeme zur Chipbelichtung, ASML, darf seine modernsten Geräte nicht nach China verkaufen.

Mit älteren Systemen sitzen Huawei und Partner wie der chinesische Chipauftragsfertiger SMIC aktuell in der 7-Nanometer-Generation fest. Weitere Verbesserungen sind zwar möglich, reduzieren aber die Wirtschaftlichkeit. Die Firmen sind maßgeblich auf Mehrfachbelichtungen angewiesen, um die notwendigen Strukturen erreichen zu können. Jede zusätzliche Belichtung erhöht jedoch das Defektrisiko. Schon heute rentiert sich die Chipproduktion für SMIC & Co. nur über Subventionen.

Auch TSMC & Co. stapeln

Auch mit gestapelten Chips dürfte Huawei die Konkurrenz kaum einholen können. Denn: Auch TSMC, Intel und Samsung wollen absehbar Logikchips stapeln. Mit Speicher geschieht das schon längst, etwa bei AMDs X3D-Prozessoren mit Extra-Cache. Ab 2028 will Nvidia mit TSMC GPUs stapeln.

Schon die heutige Bauweise mit mehreren Chiplets nebeneinander auf einem gemeinsamen Träger ist eine Folge der verlangsamenden Fortschritte in der Chipfertigung. So können Hersteller größere Chipkonstrukte bauen und einzelne Teile besser optimieren. Dieses Vorgehen ist auch bei Client-Prozessoren seit Jahren üblich. Intels Core Ultra 300 (Panther Lake) etwa besteht aus drei Logikchiplets.

Ein Unterschied liegt im Anwendungsfeld: Huawei will zeitnah selbst Prozessoren in Smartphones stapeln. Schon in diesem Herbst soll ein solcher Kirin-Prozessor für Mobilgeräte erscheinen. Konkurrenten außerhalb von China sehen so ein Vorgehen erst mal nur bei Server-Hardware vor, da Stapeltechnik teuer und komplex ist. Die Kühlung etwa stellt ein Hindernis dar, das in kompakten Geräten wie Smartphones besonders schwer zu lösen ist.

Huawei muss derweil auch beim Stapeln Nachteile ausbügeln: ASML-Systeme können die Silizium-Wafer, auf denen die Chips belichtet werden, auf unter einen Nanometer genau ausrichten. Anders als bei den fiktiven Prozessnamen entspricht das einem echten Wert. Die Systeme weisen also eine Ausrichtungsgenauigkeit von wenigen Atomen auf. Chinesische Anbieter hinken hier hinterher.

(mma)