Die Architektur des Snapdragon X2 Elite im Detail

In der ersten Jahreshälfte 2026 sollen erste Notebooks mit dem Snapdragon X2 Elite (Extreme) auf den Markt kommen. Was den neuen Chip in Bereichen wie CPU, GPU, KI, Speicher oder SoC-Design auszeichnet und was ihn schnell und sparsam macht, konnte sich die Redaktion jüngst am Hauptsitz von Qualcomm im Detail erklären lassen.

Mit dem Snapdragon X2 Elite und Snapdragon X2 Elite Extreme setzt Qualcomm die vor zwei Jahren vorgestellte Entwicklung eigener Notebook-Prozessoren fort und tritt damit erneut gegen AMD und Intel im x86-Umfeld und gegen Apple im Arm-Ökosystem an.

Marktstart im ersten Halbjahr 2026

Nachdem Qualcomm die erste Generation Snapdragon X im Herbst 2023 vorgestellt hatte, bevor die ersten Geräte im Sommer 2024 auf den Markt kamen, sollen erste Notebooks mit dem Snapdragon X2 im Laufe des ersten Halbjahres marktreif sein. Weder zum Snapdragon Summit vor acht Wochen noch zum aktuellen Besuch des Hauptsitzes in San Diego konnte Qualcomm allerdings die ersten Abnehmer des Chips verraten. Es gebe laut Qualcomm aber „Design Wins“, also feste Zusagen für die Prozessoren, nur öffentlich genannt werden dürfen die Hersteller noch nicht. Potenziell wird sich das zur CES im Januar ändern.

Qualcomm dürfte nicht ohne Grund vom „ersten Halbjahr 2026“ statt vom ersten Quartal sprechen, wenn der Konzern nicht doch früher liefern könnte. Eine Ankündigung durch Partner zur CES im Januar wäre früh, aber sinnvoll und vielleicht sogar notwendig, damit das Thema nicht zum Erliegen kommt. Acht Monate von der Chip-Ankündigung bis zu den Produkten kann sich Qualcomm nicht erneut leisten.

Bis dieses selbst gesteckte Ziel auf der Roadmap erreicht ist, müssen weitere technische Details zur Plattform und Architektur überbrücken, für die es dieses Mal sogar ein eigenes Event gab. Und die Details zur Plattform sind vielversprechend, zeichnen sie doch das Bild eines schnellen und zugleich effizienten Chips, der es mit der etablierten x86- und Arm-Konkurrenz aufnehmen kann.

Technische Daten des Snapdragon X2 Elite (Extreme)

Ein kurzer Rückblick: Den Snapdragon X2 hat Qualcomm Ende September in drei Varianten vorgestellt: X2E‑96‑100, X2E‑88‑100 und X2E‑80‑100. Hinter den kryptischen Bezeichnungen verbergen sich zwei 18-Core- und eine 12-Core-Variante des Chips, beim größten „Extreme“ mit bis zu 5,0 GHz, stärkerer GPU und Triple-Channel-Speicher auf dem Package. Die drei Ableger des Chips eint die mit 80 TOPS (INT8) ausgesprochen leistungsfähige NPU.

Einblick in Architektur der neuen Plattform

Am Hauptsitz von Qualcomm in San Diego hat das Unternehmen jüngst die technischen Details der neuen Plattform offengelegt, die einen Einblick in die Architektur ermöglichen und die Fortschritte bei Leistung und Effizienz erklären. Die meisten Angaben auf den Präsentationsfolien beziehen sich auf den Snapdragon X2 Elite Extreme, die technischen Daten treffen in reduziertem Umfang aber auch auf den Snapdragon X2 Elite zu.

31+ Milliarden Transistoren aus 3-nm-Fertigung

Der Snapdragon X2 Elite Extreme ist ein SoC mit Die und Speicher auf dem Package. Für den Snapdragon X2 Elite mit 12 oder 18 Kernen wird der Speicher auf das Board ausgelagert. Der Die des Extreme zählt mehr als 31 Milliarden Transistoren aus der 3-nm-Fertigung von TSMC (N3). Dabei setzt Qualcomm auf eine Mischung aus primär N3P und für einzelne Bereiche N3X für höhere Spannungen und Taktfrequenzen. Qualcomm nennt üblicherweise nicht die Anzahl der Transistoren oder die Die-Größe, beim Snapdragon X2 Elite Extreme ist dies nun aber der Fall. Zum Vergleich: Der Apple M4 kommt auf 28 Milliarden Transistoren, beim M3 waren es 25 Milliarden. Für den M5 liegt keine offizielle Zahl vor, bekannt ist aber, dass auch dort auf TSMC N3P gesetzt wird.

Ein SoC ist mehr als nur eine CPU

Das System-on-a-Chip für Notebooks setzt sich wie Qualcomms Smartphone-Chips aus mehreren Funktionsblöcken zusammen. Dazu gehören unter anderem CPU und GPU, NPU, Memory Controller, SLC, Bildprozessor (ISP), Display und Video Processing Unit (DPU/VPU), Sensing Hub oder Secure Processing Unit (SPU). Die meiste Fläche auf dem Die nimmt dann aber doch die CPU ein, sofern die beiden Prime- und der Performance-Cluster addiert werden. Den größten einzelnen Block bildet die Adreno-GPU.

Im Randbereich des Chips sind Interfaces für den DRAM, PCIe 5.0 und 4.0, UFS 4.0, MIPI-Kameras und USB4 zu finden. Zwischen den beiden Prime-Clustern des Snapdragon X2 Elite Extreme sitzen Speicher-Controller und SLC. Für externe Geräte und Storage stehen dreimal USB4 mit 40 Gbit/s, 12 Lanes PCIe 5.0, 4 Lanes PCIe 4.0, UFS 4.0, SDUC mit SD Express und SDXC mit UHS-I zur Verfügung.

Triple- und Dual-Channel LPDDR5X-9523

Für das Topmodell X2E-96-100 wechselt Qualcomm von einem Dual-Channel-RAM-Interface mit 8 Lanes für LPDDR5X-8448 mit 135 GB/s zu einem Interface mit drei Kanälen verteilt auf 12 Lanes für LPDDR5X-9523 mit 228 GB/s. Der kleinere X2E-88-100 mit ebenfalls 18 CPU-Kernen, aber weniger Takt, und der X2E-80-100 mit 12 CPU-Kernen verfügen über ein Dual-Channel-Interface mit 8 Lanes für LPDDR5X-9523 mit 152 GB/s.

Der SLC wächst auf 9 MB

Für alle Funktionsblöcke des Chips steht ein Shared Last Level Cache (SLC) von jetzt 9 MB zur Verfügung. Der SLC fällt damit 50 Prozent größer als beim Snapdragon X Elite aus. Welchem Funktionsblock wie viel SLC zur Verfügung steht, wird dynamisch je nach Anforderung zugewiesen. Für den Snapdragon X Elite hatte Chefarchitekt Gerard Williams allerdings erklärt, dass die CPU aufgrund großer L2-Caches tendenziell am wenigsten Gebrauch davon macht. Mit 16 MB L2 pro Prime-Cluster, 12 MB für das Performance-Cluster und 9 MB SLC kommt man auf den von Qualcomm angegebenen „Total Cache“ von 53 MB. Das bedeutet auch, dass der SLC in der 12-Kern-Variante die zuvor bekannten 6 MB aufweist.

Power Delivery Network mit vier Vorreglern

Neben Veränderungen an der Mikroarchitektur, die Leistung und Verbrauch beeinflussen, spielt für die Effizienz auch das PDN (Power Delivery Network) eine wichtige Rolle. Der Chip verfügt über vier Vorregler, die dafür sorgen, dass die auf Batterie oder Ladegerät (5 bis 20 Volt) nachfolgende eigentliche Spannungsregelung für die vier PMICs (Power Management Integrated Circuit) unter stabilen und günstigen Bedingungen mit 3,3 Volt arbeiten kann. Damit lassen sich individuelle Stromschienen erstellen, die laut Qualcomm schnell und dynamisch angepasst werden können und für die einzelnen Funktionsblöcke optimiert seien, um diese möglichst effizient anzusteuern und möglichst schnell wieder in den Ruhezustand versetzen zu können.