Hot Chips 2025: Intel erläutert Clearwater Forest mit 288 Kernen und 17 Chiplets

Auf Sierra Forest lässt Intel im Server Clearwater Forest folgen. Zur Hot Chips 2025 werden die Eckdaten der neuen E-Core-Phalanx konkreter. Erneut sind in der Spitze 288 Kerne zu erwarten, dann auch erneut mit einem 12-Kanal-Speicherinterface. Neu ist die Fertigung in Intel 18A.

Intel fährt seit einer Weile zweigleisig und hat für Server zum einen Prozessoren mit P-Cores für hohe Leistung und zum anderen mit E-Cores für eine hohe Effizienz im Programm. Auf die aktuellen Granite Rapids (P-Cores) und Sierra Forest (E-Cores) sollen spätestens 2026 die neuen Diamond Rapids (P-Core) und Clearwater Forest (E-Cores) folgen.

Zur Fachkonferenz Hot Chips sprachen Intels CPU-Architekten Don Soltis und Stephen Robinson über Clearwater Forest als nächste Generation der Xeon-Prozessoren mit Efficiency-Kernen.

17 Chiplets in drei Prozessen

Bei Clearwater Forest rückt Intel die neue 18A-Fertigung in den Fokus, die für die eigentlichen CPU-Kerne genutzt wird. Diese tragen den Codenamen Darkmont. Vier davon bilden ein Cluster, Intel spricht nun von einem Modul, das erneut über 4 MByte Unified L2-Cache verfügt. Dieser soll nun einen doppelt so hohen Durchsatz von 400 GB/s erreichen. Zudem sollen die Instructions Per Cycle (IPC) um 17 Prozent steigen, zumindest ist dies die Prognose anhand von SpecIntRate 2017.

Jeweils sechs Module bilden ein Chiplet aus 24 Kernen, das besagen zumindest die schematischen Skizzen. Davon ergibt ein Dutzend jene maximal 288 Kerne, wie sie bisher auch bei Sierra Forest zugegen sind. Allerdings werden die 12 Chiplets nun auf drei sogenannte Base Tiles (Kacheln) verteilt. Bei Sierra Forest-AP sind es hingegen zwei Tiles (2 × 144 Kerne) und bei Sierra Forest-SP nur ein Tile mit 144 Kernen. Pro Tile bedeutet dies also 96 Kerne bei Clearwater Forest.

Die Base Tiles oder auch Base Chiplets tragen in ihrer Ebene wiederum die Fabrics, den L3-Cache (hier als Last Level Cache, LLC bezeichnet) sowie die Speichercontroller und gewisse I/O-Funktionen. Diese Bereiche werden noch im „gröberen“ Herstellungsverfahren Intel 3 gefertigt. Auf der untersten Ebene in diesem 3D-Package sitzen außerdem die im noch älteren Intel-7-Prozess produzierten beiden I/O-Chiplets. Diese sollen mit High-Speed-I/O, Fabric und zusätzlichen Beschleunigereinheiten (Accelerator) für Spezialaufgaben aufwarten.

Unterm Strich setzt sich Clearwater Forest also aus insgesamt 17 Chiplets zusammen und vereint dabei drei verschiedene Herstellungsprozesse.

Intel nennt für ein Dual-Sockel-System (2P) 576 Kerne (2 × 288) und 1.152 MByte LLC (Last Level Cache). Der L3-Cache beträgt demnach umgerechnet 2 MByte pro Kern.

Angaben zum Speicherdurchsatz

Benchmarks zur CPU-Leistung liefert Intel noch keine, dafür ist es noch zu früh und die reine Rechenleistung steht bei den E-Core-Xeon auch gar nicht im Fokus. Stattdessen wird der Durchsatz der Daten beim Weg durch die verschiedenen Speicherebenen in den Fokus gerückt. Hier kommen schnelle Interfaces zum Einsatz. Dies reicht von 5 TB/s beim Last Level Cache (LLC) über 1,3 TB/s beim DDR5-Interface mit 12 Kanälen und Support für 8.000 MT/s bis hin zu kombiniert 1 TB/s bei PCIe 5.0 und CXL sowie 576 GB/s beim Ultra Path Interconnect (UPI), dem Nachfolger des früheren QuickPath Interconnect (QPI). Die Angaben gelten erneut für ein 2P-System.

Front-End und Co.

Intel verspricht außerdem Verbesserungen beim Front-End, die unter anderem eine genauere Sprungvorhersage (Branch Prediction) und 50 Prozent mehr Befehlsbandbreite umfassen. Der Instruction Cache fasst wie beim Vorgänger 64 KB Daten. Deutlich aufgebohrt werden zudem die Out-of-Order-Engine und die Execution Engine. Im Bereich des Core Memory Subsystem gibt es nun drei statt zwei Load-Engines.

Nicht Teil der Präsentation zur Hot Chips 2025 ist der Zeitplan für die Veröffentlichung von Clearwater Forest. Vor 2026 werden entsprechend bestückte Server aber zumindest nicht in größerer Stückzahl erwartet.