Ryzen „Medusa“ & Epyc „Venice“: AMD Zen 6 soll Chiplets in N2P und I/O-Die in N3P nutzen

AMDs Zen-6-Architektur wird auf die N2-Fertigung von TSMC setzen. Das wurde von beiden Partnern zum Tape-out erst kürzlich erneut gefeiert. Konkret soll es sich um die auf Performance getrimmte N2P-Variante drehen. Der neue I/O-Die hält da zwar nicht mit, macht aber dennoch einen noch größeren Sprung.

Zen 6 und Zen 6c in N2P?

Das vermeldet Kepler_L2 im Anandtech-Forum.

Dass die CCDs mit erstmals voraussichtlich 12 statt 8 Kernen für Ryzen und Epyc (Zen 6) sowie die Dense-CCDs mit erstmals 32 statt vormals 16 Kernen (Zen 6c) für Epyc Dense auf N2P setzen, ist dabei zumindest für Ryzen und Epyc keine Überraschung, während Zen 5c aktuell auf N3E setzt – also die auf Effizienz statt Performance getrimmte Variante.

Der I/O-Die in N3P?

Einen noch größeren Sprung würde derweil der I/O-Die der Chiplet-Ryzen- und Epyc-Prozessoren machen. Denn laut Kepler_L2 kommt TSMC N3P zum Einsatz. Aktuell wird er in einem N6-Prozess bei TSMC gefertigt.

AMD Zen 6(c) startet 2026

Die nächste Zen-6-Generation soll laut AMD nächstes Jahr mit Epyc in den Markt starten. „Venice“ alias Epyc 9006 soll abermals maximal 8 Chiplets mit bis zu 32 Zen-6-Kernen und damit insgesamt bis zu 256 Kernen aus der 2-nm-Fertigung bieten.

Die aktuellen Epyc 9005 alias Turin bieten als „Turin Classic“ derzeit maximal 128 Zen-5-Kerne mit 16 8-Kern-CCDs respektive maximal 192 Zen-5c-Kerne mit 12 16-Kern-CCDs als „Turin Dense“.

Ob neue Ryzen auf Zen-6-Basis vor oder nach den Eypc-Prozessoren erscheinen werden, darüber liegen aktuell noch keine verlässlichen Informationen vor.