OpenAI und Broadcom haben mit Jalapeño den ersten von OpenAI entworfenen KI-Beschleuniger vorgestellt. Der Chip ist nicht für das Training neuer Modelle gedacht, sondern für die Inferenz: Er soll also Anfragen an große Sprachmodelle wie ChatGPT, Codex oder API-Dienste effizienter verarbeiten. Konkrete Leistungsdaten fehlen noch.

Eigener Chip für die Modell-Ausführung

Mit Jalapeño rückt OpenAI tiefer in die (eigene) Hardware-Entwicklung vor. Der Chip wird von den Unternehmen als „Intelligence Processor“ bezeichnet und ist laut Ankündigung von Grund auf für die Inferenz großer Sprachmodelle entworfen worden. Anders als universell einsetzbare Beschleuniger soll Jalapeño stärker auf die Arbeitslasten zugeschnitten sein, die bei interaktiven KI-Diensten entstehen.

Dazu zählen nicht nur reine Rechenleistung, sondern auch Speicherzugriffe, Netzwerk-Anbindung und möglichst geringe Latenzen. Gerade bei Chatbots, Code-Assistenten oder künftigen Agenten-Anwendungen ist nicht nur entscheidend, wie viele Tokens pro Sekunde ein System berechnen kann. Die Antwort soll auch mit möglichst wenig Verzögerung geliefert werden und bei hoher Nachfrage zuverlässig verfügbar bleiben.

OpenAI spricht von besseren Werten pro Watt

Belastbare Benchmarks nennt OpenAI noch nicht. Die Unternehmen erklären lediglich, frühe Tests würden eine deutlich bessere Leistung pro Watt als aktuelle Systeme erwarten lassen. Ein technischer Bericht mit näheren Daten soll erst in den kommenden Monaten folgen. Bis dahin bleibt offen, wie Jalapeño im direkten Vergleich zu Nvidias Beschleunigern, Googles TPUs oder anderen spezialisierten ASICs abschneidet.

Engineering-Samples laufen laut OpenAI bereits im Labor mit Fokus auf Takt und Leistungsaufnahme. Der Tape-out soll in nur neun Monaten erfolgt sein. OpenAI verweist darauf, dass eigene Modelle bei Teilen des Entwicklungs- und Optimierungsprozesses geholfen hätten.

Broadcom liefert Umsetzung und Netzwerk-Technik

OpenAI entwirft den Beschleuniger nicht allein. Broadcom übernimmt zentrale Aufgaben bei Netzwerk- und Verbindungstechnik. Auch Celestica wird als Partner für Platinen, Racks und Systemintegration genannt. Damit geht es nicht nur um einen einzelnen Chip, sondern um komplette KI-Systeme für Rechenzentren.

Der erste Einsatz ist für Ende 2026 vorgesehen. OpenAI und Broadcom stellen Jalapeño nicht als Einzelchip, sondern als Grundlage für eine über mehrere Jahre angelegte Infrastruktur-Basis dar. Bereits im Oktober 2025 hatten beide Unternehmen eine Zusammenarbeit über 10 Gigawatt an OpenAI-entworfenen KI-Beschleunigern angekündigt, deren Bereitstellung in der zweiten Jahreshälfte 2026 beginnen und bis Ende 2029 abgeschlossen werden soll.

Nicht automatisch ein Nvidia-Ersatz

Jalapeño dürfte vorerst vor allem OpenAIs eigene Infrastruktur ergänzen. Der Chip ist auf Inferenz zugeschnitten und damit nicht automatisch ein Ersatz für GPUs, die weiterhin beim Training großer Modelle und für flexible Rechenlasten wichtig bleiben. Für OpenAI kann ein eigener ASIC dennoch strategisch wichtig sein: Je besser Hardware, Software, Modelle und Dienste aufeinander abgestimmt sind, desto stärker lassen sich Kosten, Energiebedarf und Verfügbarkeit beeinflussen.

Die Zusammenarbeit ist zugleich ein weiterer Beleg dafür, dass große KI-Anbieter zunehmend eigene Beschleuniger entwickeln lassen. Nvidia bleibt zwar der dominierende Anbieter im Markt für KI-Beschleuniger, doch OpenAI folgt mit Jalapeño einem Trend, den auch Google, Amazon, Microsoft und Meta mit eigenen oder speziell angepassten Chips verfolgen.

Die Bundesnetzagentur ruft erneut zur bundesweiten Mobilfunk-Messwoche auf. Bis zum 1. Juli sollen Nutzer mit der App „Mobilfunk-Check“ erfassen, wie gut ihr Netz vor Ort tatsächlich funktioniert – und wo Funklöcher weiterhin den Alltag stören.

Nutzer sollen reale Netzqualität melden

Unter dem Motto „Check Dein Netz“ sollen möglichst viele Messungen aus dem Alltag zusammenkommen. Im Mittelpunkt steht dabei nicht die rechnerische Netzabdeckung der Mobilfunkanbieter, sondern das tatsächliche Nutzungserlebnis dort, wo Nutzer leben, arbeiten oder unterwegs sind. Die Aktion läuft vom 24. Juni bis zum 1. Juli 2026 und findet bundesweit statt.

Für die Teilnahme genügt ein Smartphone mit aktueller Betriebssoftware, eine aktive SIM-Karte oder eSIM sowie die kostenlose App „Mobilfunk-Check“ der Bundesnetzagentur. Eine Anmeldung ist nicht erforderlich. Die App erfasst standortbasiert, ob und mit welcher Mobilfunktechnologie das Gerät verbunden ist. Dadurch sollen auch Gebiete besser sichtbar werden, für die bislang nur wenig Daten vorliegen.

Ergänzung zu den Angaben der Netzbetreiber

Die Bundesnetzagentur erhebt regelmäßig Daten zur Flächenabdeckung mit 2G, 4G und 5G. Diese Werte basieren jedoch auf Berechnungen der Netzbetreiber nach einheitlichen Vorgaben der Behörde. Die Ergebnisse können deshalb von der tatsächlich Empfangsqualität abweichen, die Nutzer im Alltag wahrnehmen. Genau diese Lücke soll die Messwoche schließen.

Die Daten aus der ersten bundesweiten Mobilfunkmesswoche zeigen, welchen Umfang eine solche Mitmach-Aktion erreichen kann. Nach Angaben der Bundesnetzagentur kamen damals knapp 200 Millionen Messpunkte von mehr als 100.000 Teilnehmern zusammen. Die Daten wurden den Mobilfunkunternehmen sowie Ländern und Kommunen zur Verfügung gestellt, damit Ausbauvorhaben besser priorisiert und Hindernisse vor Ort gezielter angegangen werden können.

Ausbauplanung mit Nutzerperspektive

Auch die neuen Messdaten sollen nach der zweiten Messwoche aufbereitet, analysiert und an die beteiligten Stellen weitergegeben werden. Die Bundesnetzagentur sieht die Daten als Ergänzung zu bestehenden Versorgungsmeldungen und als Grundlage für weitere Auswertungen und Vergleiche.

Besonders relevant ist die Aktion für ländliche Regionen, in denen die Mobilfunkversorgung trotz Fortschritten weiterhin nicht überall zuverlässig ist. Während Städte häufig gut versorgt sind, können einzelne Funklöcher oder schwache Verbindungen außerhalb dichter besiedelter Gebiete weiterhin unangenehme Auswirkungen haben – etwa beim Arbeiten, auf Pendelstrecken oder bei digitalen Anwendungen in der Landwirtschaft.

Messungen auch nach der Aktionswoche möglich

Messungen sind nicht nur während des Aktionszeitraums möglich. Auch außerhalb der Woche werden Daten über die App erfasst und können zur besseren Transparenz der Netzqualität beitragen. Ob dann vor Ort tatsächlich schneller ausgebaut wird, hängt allerdings davon ab, wie die gewonnenen Daten anschließend von Netzbetreibern, Behörden und Kommunen genutzt werden.

2021 enthüllte IBM den ersten 2-nm-Chip, seit 2026 ein Serienprodukt. Heute enthüllt IBM den 0,7-nm-Chip – für eine Fertigung in 5 Jahren!? Diesen Zeitplan stellt IBM auch nur mit einem Fragezeichen auf, denn während das Unternehmen zwar an den Grundlagen forscht, übernehmen die Umsetzung letztlich andere Firmen.

100 Milliarden Transistoren auf der Fläche eines Fingernagels, beschreibt IBM die Dichte dieses neuen Prozesses. Damit lässt sich zunächst vor allem bildlich etwas anfangen, der Vergleich zum vor fünf Jahren enthüllten 2-nm-Prozess hilft bei der zusätzlichen Einordnung: Es sind etwa doppelt so viele wie noch vor fünf Jahren. Der 0,7-nm-Prozess, alternativ auch 7-Ångström-Node (7 Å), bietet so laut ersten Werten rund 50 Prozent mehr Leistung oder benötigt 70 Prozent weniger Energie als der 2-nm-Prozess.

Auch das hilft letztlich bei der Einordnung zu den Prozessen, die bei TSMC, Intel & Co. jetzt und in den nächsten Jahren anlaufen. Denn die Foundries gehen nicht derart große Schritte auf einmal, sondern machen viele Zwischenstopps auf dem Weg dahin. Bei TSMC geht es beispielsweise von N2 auf A14, darauf folgt A10 und danach vermutlich A7, also schon die jeweils vollen Schritte. Hinzu kommen aber bereits jetzt schon A13 und A12, vermutlich werden auch die Lücken bis A7 so gefüllt.

Die drei großen Schritte deuten jedoch auf eine ähnliche Skalierung hin, die IBM vorgibt: Von N2 zu A14 soll die Leistung bei TSMC um bis zu 15 Prozent steigen, alternativ bis zu 30 Prozent Energie eingespart werden. Wird dieser Schritt im Mittel noch etwa zweimal wiederholt, nähert man sich den von IBM genannten Werten an.

Von Nanosheets zum NanoStack

Der Weg, den IBM dabei geht, ist ein bisher in der Industrie nicht wirklich verbreiteter. Die Industrie erwartet, dass auf die aktuell genutzten Nanosheets, die auch Gate All Around (GAA) genannt werden, der sognannte Forksheet folgen wird, wiederum gefolgt von Complementary FET (CFET).

IBM aber nutzt die Nanosheets, um sie zu einem NanoStack zu stapeln. Es ist also ein wenig der Weg der CFETs, aber gepaart mit Anpassungen. Das Nanostack-Design stapelt und versetzt Transistoren vertikal und nutzt eine 3D-sequenzielle Integration, um mehr Transistoren auf einem Chip unterzubringen. Darüber hinaus ermöglicht es den Einsatz unterschiedlicher Materialkombinationen in jeder Schicht, sodass Leistung und Energieeffizienz jedes Transistors unabhängig voneinander optimiert werden können, erklärt IBM das Design kurz.

Die Nanostack-Architektur von IBM wurde dabei experimentell validiert – unter anderem durch ultradünnes dielektrisches Bonden in der CMOS-Integration, Nachweise für Dual-Channel-Engineering sowie funktionierende CMOS-Inverter, die die erwartete Schaltleistung zeigen. Diese Ergebnisse bestätigen, dass die Nanostack-Technologie praktisch umsetzbar ist und echte Rechenfunktionen unterstützt.

Ian Cuttress von More than Moore hat dazu viele bisher verfügbare Details zusammengefasst. Bei den technischen Daten sticht am Ende vor allem die Halbierung der Höhe heraus. Rechnerisch kommt IBMs neue Fertigung so im besten Fall auf 548,25 MTr/mm² – mehr als doppelt so viel wie jeder aktuelle High-End-Prozess.

Interessant ist zudem, dass es wieder zur Skalierung bei SRAM kommt – der größten seit einer Dekade, sagt IBM. IBM erklärt, SRAM skaliere von 2 nm zu 7 Å doch um beachtliche 40 Prozent. TSMCs N3-Prozess bringt es aktuell auf minimal 0,021 μm² für eine SRAM-Zelle, N2 benötigt 0,0175 µm². IBMs neuer Prozess soll im Vergleich dazu im besten Fall bei nur 0,011 μm² liegen.

Noch viel zu tun, in 5+ Jahren eventuell bereit

Am Ende ist das Ganze noch ein ganz klares Forschungsprojekt, in 5+ Jahren wird es vielleicht so oder auch angepasst zum Einsatz kommen. Denn nun geht es darum, die Partner mit ins Boot zu holen, von den Tool-Anbietern bis natürlich hin zu allen EDA-Schreibern und noch mehr. Und auch die Fertigungstechnologie muss mitspielen. Hierfür bekommt IBM in Kürze ein High-NA-System von ASML, bestätigt IBM heute. Es scheint theoretisch für die Fertigung nicht nötig zu sein – wie beim Testchip gezeigt wurde –, könnte eventuell jedoch Dinge vereinfachen.

Im IBM-Blog gibt es zur Veranschaulichung eine kleine Demo mit Größenvergleichen zu bekannten Dingen.