Mit den Fertigungsprozessen A13 und A12 geht TSMC in die nächste Dekade. Kombiniert mit Super Power Rail wird A12 die Flaggschiffserie. Realisiert werden soll das alles weiterhin ohne High-NA-EUV, wie TSMC auf Rückfrage verdeutlicht. Die modernsten Low-NA-EUV-Belichter geben das alles problemlos her, erklärt der Hersteller.

Dr. Kevin Zhang, Senior Vice President und Deputy Co-COO bei TSMC (und zuvor auch mal 12 Jahre bei Intel), erläuterte am Vorabend des Symposiums in den USA gegenüber der Presse die kommenden Entwicklungsschritte – mit extrem hohem technischen Verständnis. Auf dem Papier sieht es dabei so aus, als würden die Schritte kleiner werden. Dies ist aber der Zweigleisigkeit geschuldet, die TSMC derzeit fährt: Es gibt einen Standardprozess, und dann eine Linie, die auf BSPD, also die rückseitige Stromversorgung der Chips setzt.

Diese Zweigleisigkeit wird aktuell beim N2-Prozess eingeführt. Denn der kommende Fertigungsschritt A16 ist eigentlich N2 im Herzen, jedoch mit Backside Power Delivery (BSPN) ausgestattet. Der Nachfolger von N2 ohne BSPD wird der A14-Prozess, der Nachfolger von A16 mit BSPD letztlich deshalb A12. Die Basis dafür ist entsprechend der A14-Prozess mit Optimierungen. Auch hier setzt TSMC auf das sogenannte Super Power Rail (SPR), der besten Adaption von BSPD mit direktem rückseitigem Kontakt (die ganz rechte Lösung im Bild). Intel nutzt seit Panther Lake in Intel 18A die mittlere Variante mit Power VIAs.

A14-Prozess bekommt Shrink auf A13

Auf den A14-Prozess folgt im Standardverfahren binnen eines Jahres der A13-Prozess. Dies wiederum ist heutzutage vergleichbar mit dem Schritt von N3E auf N3P oder zukünftig N2 auf N2P. Mit einem optischen Shrink kann etwas Fläche von rund sechs Prozent eingespart werden, hier und da gibt es zudem minimale Vorteile durch den zeitlichen Versatz des Prozesses, sodass zusätzliche design-technology co-optimizations (DTCO) greifen und eine verbesserte Leistung und Effizienz versprechen. Da die Design-Tools und –Regeln identisch bleiben, können A14-Kunden schnell und direkt auf den angepassten Prozess schwenken.

High-NA-EUV bei TSMC weiterhin kein Thema

Stolz erklärte Zhang, dass TSMC auch bei den Prozessen für das Jahr 2029 auf High-NA werde verzichten können. Bisher hat das Unternehmen stets eine Möglichkeit gefunden, es wirtschaftlich mit den bestehenden Belichtern zu realisieren – auch heute monierte TSMC den sehr hohen Preis des rund 400 Millionen Euro teuren Systems. Die Entscheidung, wann High-NA bei TSMC zum Einsatz kommt, ist damit erneut vertagt worden, nachdem es im letzten Jahr bereits hieß, dass es vor 2029 nicht gebraucht wird.

Bei Intel könnten die ersten High-NA-Systeme eventuell ab 2027/2028 in der Produktion genutzt werden, aber auch hier klang es zuletzt danach, dass es eher später als früher wird. Ab dem Jahr 2030 dürften die High-NA-EUV-Systeme zudem einen deutlich höheren Reifegrad erreicht haben und so bestehende Low-NA-EUV-Systeme besser ergänzen können. Vermutlich tendiert TSMC erst dann zu einer Integration.

Weitere Meldungen und Neuheiten von der Auftaktveranstaltung für dieses Jahr gibt es auf der Themenseite:

• TSMC Technology Symposium 2026

ComputerBase hat Informationen zu diesem Artikel von TSMC vorab unter NDA erhalten. Die einzige Vorgabe war der frühestmögliche Veröffentlichungszeitpunkt.

TSMC hat CoWoS als den Standard für das Packaging der kommenden Jahre zum „Technology Symposium“ erneut massiv erweitert. Riesige Chips werden daraus resultieren, vom aktuellen Stand mit einer Größe von ungefähr 5,5 Reticles mit 12 × HBM4 können dann Produkte wachsen, die die Größe von über 14 Reticles mit 24 × HBM5E einnehmen.

CoWoS wächst und gedeiht

Seit 2021 bereits in Produktion, hat sich CoWoS (Chips on Wafer on Substrate) zum Kassenschlager entwickelt. Kein moderner größerer Chip ist ohne diese Technologie verfügbar. In diesem Jahr werden so primär gepackte Chips in der Größe von 5,5 Reticles gefertigt, laut TSMC mit einer Yield-Rate (Ausbeute) von über 98 Prozent. Als Reticle-Size-Limit in der Branche gilt die Maximalgröße eines einzelnen Chips, der mit gängigen (EUV-)Belichtungsmaschinen Kantenlängen von bis zu 26 × 33 mm beziehungsweise 858 mm² haben kann. TSMC nutzt als Berechnungsgrundlage vereinfacht in der Regel 830 mm² als Maximum.

Hatte TSMC im letzten Jahr an gleicher Stelle beim Technology Symposium die Grenze auf 9,5 Reticles verschoben, wird sie in diesem Jahr noch einmal deutlich weiter nach oben gesetzt. Nicht nur werden Größen von 14 Reticles bereits ab 2028 anvisiert, im Jahr darauf soll das ganze Konstrukt noch einmal größer werden können. Ohne exakte Angaben steht hier deshalb ein wenig als Platzhalter nur „>14 Reticles“, Platz für 20 Prozent mehr Speicher gegenüber dem vorangegangenen Maximalausbau ist aber ebenso gegeben.

Umgerechnet sind das über 11.600 mm² Fläche nur für die Chips, das 9,5x große CoWoS-Verfahren brachte es auf 7.900 mm². Der darunter liegende Interposer ist noch größer, TSMC bestätigte ihn letztes Jahr mit bis zu 18.000 mm² für das 9,5x große Reticle, bei >14x dürfte wohl eine nochmals deutlich größere Fläche in Beschlag genommen werden.

SoW-X für 40 Reticles und 64 × HBM

Über all dem wird weiterhin „System on Wafer“ (SoW-X) stehen. Bekanntestes Beispiel dafür sind die aktuellen Wafer-Scale-Produkte von Cerebras. Die Weiterentwicklung dieser Variante wird ab 2029 HBM und Logic direkt auf dem Wafer vereinen können. Und dass die Lösungen dann die Größe von über 40 Reticles erreichen, ist für 2029 ebenso geplant.

Intel Foundry vs. TSMC: Meins ist größer als deins!

TSMC begegnet mit der überraschend aggressiven Roadmap auch zuletzt aufkommenden Gerüchten, Intel könnte die Kundschaft streitig machen. Intel Foundry hatte im letzten Jahr nämlich ein Package gezeigt, welches mit bis zu 12 Reticles bereits größer war, als das, was TSMC bis dato geplant hatte. Intel legte daraufhin im März dieses Jahres nach und bestätigte die Produktionsbereitschaft ab dem Jahr 2028. Der Gegenschlag von TSMC ist deshalb heute umfassend ausgefallen.

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• TSMC Technology Symposium 2026

ComputerBase hat Informationen zu diesem Artikel von TSMC vorab unter NDA erhalten. Die einzige Vorgabe war der frühestmögliche Veröffentlichungszeitpunkt.

TSMC bereitet eine finale Version des gerade gestarteten N2-Prozesses vor. N2U wird das Produkt für die große Masse – und das bereits ab 2028. Als Basis fungiert dabei der N2P-Prozess, der ohnehin schon ab diesem Jahr verfügbar werden soll. Kleine Kniffe in vielen Bereichen optimieren ihn weiter. N2A(utomotive) kommt ebenfalls.

N2U ist der finale Ausbau

Bei dem N2-Prozess folgt TSMC der bekannten Tradition in der Chipfertigung des Unternehmens. Auf die Basis-Variante folgt ganz schnell eine Version, die einen breiten Markt mit hoher Leistung und/oder geringerem Verbrauch abdeckt – das geschieht in diesem Jahr beim Fertigungsschritt von N2 zu N2P. Für maximale Leistung gibt es dann auch noch eine ganz schnelle Lösung, wobei der Verbrauch eher zweitrangig wird: N2X. Und am Ende eines Prozess-Lebens legt TSMC dann stets noch einen finalen Prozess auf. Hier kommt nun erstmals N2U ins Spiel.

N2U wird wahlweise bis zu vier Prozent mehr Leistung bieten als N2P, alternativ die Leistungsaufnahme um bis zu zehn Prozent reduzieren. Große Errungenschaften bei der Packdichte fließen aber kaum noch ein, vielleicht zwei, drei Prozent können hier noch gewonnen werden. Es ist letztlich der finale Design-Entwurf der ersten Generation der GAA-Fertigung von TSMC. Ab 2028 soll er deshalb in den breiten Markt eingeführt werden – realistisch sind Produkte ab 2029 (TSMC erklärt auf Nachfrage, nicht auf die Farbe, sondern die Platzierung von N2U im Mainstream zu achten). Das wiederum passt ins Gesamtbild: Die absoluten High-End-Lösungen sind dann bereits zur zweiten Generation GAA vorgerückt, dessen Basis die A14-Fertigung ist.

N2A ist der erste Automotive-Prozess mit GAA

Als Preview hat TSMC zum „Technology Symposium“ auch N2A dabei. Ab dem Jahr 2028 sollen in Taiwan modernste Automotive-Chips mit Gate all around (GAA) gefertigt werden. Gegenüber N3A verspricht TSMC bis zu 20 Prozent mehr Leistung bei gleichem Verbrauch. Die Nähe zum N2P-Prozess mit angepassten Process Design Kits (PDK) soll es Kunden erleichtern, hier schnell Erfolge zu erzielen – und das in den Simulationen bereits in Kürze, noch bevor N2A eigentlich fertig ist.

Dass es für den Automotive-Markt stets doch etwas länger dauert, zeigt auch TSMC beim Vorgänger: N3A wird erst in diesem Jahr in Serienproduktion gehen. Bei dem Prozess konnten Kunden bereits seit 2023 erste Erfahrungen sammeln und ihre Designs abstimmen, über ein Dutzend Produkte sind laut TSMC deshalb zum Start direkt dabei.

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